超实用技能收藏-将相位噪声转换为时间抖动

发布者:admin 发布时间:2019-10-25 11:34 浏览次数:

  高信噪比=低ADC孔径抖动吗?在设计中,为了避免降低ADC的性能,工程师一般会采用抖动极低的采样时钟。然而,用于产生采样时钟的振荡器常常用相位噪声而非时间抖动来描述特性。那么,有木有方法将振荡器相位噪声转换为时间抖动呢?

  首先,大家需要明确一个定义。图1所示为一个非理想振荡器(即时域中存在抖动,对应于频域中的相位噪声)的典型输出频谱。频谱显示,1 Hz带宽内的噪声功率与频率成函数关系。相位噪声定义:额定频率偏移f m下的1 Hz带宽内的噪声与频率f O下的振荡器信号幅度之比。

  其采样过程基本上是采样时钟与模拟输入信号的乘法,这是时域中的乘法,相当于频域中的卷积。因此,采样时钟振荡器的频谱与输入进行卷积,并显示在纯正弦波输入信号的FFT输出上(见图2)。

  “近载波”相位噪声会“污损”多个频率仓中的基波信号,从而降低整体频谱分辨率。“宽带”相位噪声则会导致整体SNR下降,如公式1所示:

  通常用单边带相位噪声来描述振荡器的特性。如图3的相位噪声(dBc/Hz)与频率偏移f m的关系曲线所示,其中频率轴采用对数刻度。

  注意,实际的曲线由多个区域拟合而成,各区域的斜率为1/fx,x = 0对应于“白色”相位噪声区域(斜率 = 0 dB/10倍),x = 1对应于“闪烁”相位噪声区域(斜率 = –20 dB/10倍)还存在x = 2、3、4的区域,这些区域依次出现,愈来愈接近载波频率。

  请注意,相位噪声曲线与放大器的输入电压噪声频谱密度有一定的类似。与放大器电压噪声一样,振荡器也非常需要较低的1/f转折频率。

  为了将相位噪声与ADC的性能关联起来,必须将相位噪声转换为抖动。为将该曲线与现代ADC应用关联起来,选择100 MHz 的振荡器频率(采样频率)以便于讨论,典型曲线所示。注意:相位噪声曲线由多条线段拟合而成,各线段的端点由数据点定义。

  计算等效rms抖动的第一步:获得目标频率范围(即曲线区域A)内的积分相位噪声功率。

  此外,“近载波”相位噪声会影响系统的频谱分辨率,而宽带噪声则会影响整体系统信噪比。我们必须确定其对整体系统频率分辨率的重要性。各区域的积分产生个别功率比,然后将各功率比相加,并转换回dBc。一旦知道积分相位噪声功率,便可通过下式计算rms相位抖动(单位为弧度):

  图6给出了两个Wenzel晶体振荡器的抖动计算,每种情况中的数据点直接来自制造商的数据手册。由于1/f转折频率较低,抖动的绝大部分是由“白色”相位噪声区域引起的。计算值64 fs (ULN-Series)和180 fs说明抖动极低。

  在要求低抖动采样时钟的系统设计中,低噪声专用晶体振荡器的成本一般极高。替代方案是使用锁相环(PLL)和压控振荡器来“净化”高噪声系统时钟。使用窄带宽环路滤波器和压控晶体振荡器(VCXO)通常可获得最低的相位噪声。如图7所示,PLL在降低整体相位本底噪声的同时,往往也会降低“近载波”相位噪声。在PLL输出之后连接一个适当的带通滤波器,可以进一步降低白色本底噪声。

  在PLL中内置一个自由运行VCO的效果如图8所示。注意,由于PLL的作用,“近载波”相位噪声大幅降低。

  ADI公司提供许多不同的频率合成产品,包括DDS系统、整数N和小数N分频PLL等。例如,ADF4360系列是内置VCO的完全集成式PLL。在结合使用一个10 kHz带宽环路滤波器的情况下,ADF4360-1 2.25-GHz PLL的相位噪声如图9所示,分段近似和抖动计算如图10所示。请注意,即使采用非晶体VCO,rms抖动也只有1.57 ps。

  采样时钟抖动可能会给高性能ADC的信噪比性能带来灾难性影响。虽然信噪比与抖动之间的关系已为大家熟知,但大多数振荡器都是用相位噪声来描述特性的。本文已经介绍了如何将相位噪声转换为抖动的方法,不知你现在是否能轻松计算信噪比的下降幅度呢?


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